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１０ギガビットイーサネットスイッチをチップ化
【ＩＴ】発信：2003/06/06(金) 09:08:58
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フジツウ・ラボラトリーズ・オブ・アメリカ・インコーポレイテッド（ＦＬＡ）、富士通研究所、富士通は、世界で初めて、１２ポートの１０ギガビットイーサネットスイッチを一チップ化することに成功した。今回開発した技術により、従来、サーバ間やサーバ・ストレージ間を１０ギガビットで接続するのに必要だった大型スイッチ装置がワンボードで実装できるようになり、システム全体の高密度化と低コスト化を促進することが可能になる。８月に米国パロアルト市で開催されるＨｏｔＣｈｉｐｓ１５国際会議（Ａ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｃｈｉｐｓ １５）で発表予定。
高速サーバや大容量ストレージをネットワークで接続して柔軟で信頼性の高いシステムを構築するために、高性能で汎用性のあるインターコネクトが強く求められている。しかし、従来の１０ギガビットイーサネットスイッチは、広域ネットワーク用の大規模な装置であり、物理的なサイズやスイッチ遅延時間が大きく、かつ高価だった。そのため、ブレードサーバやサーバ・ストレージ間を接続するクラスタシステムには向いていない。このことから、ブレードサーバやサーバ・ストレージ間をつなぐ、小型・低コストで、遅延時間も小さな、１０ギガビットイーサネットスイッチの開発が望まれていた。
従来の１０ギガビットイーサネットスイッチは、幅広い機能をサポートするために、小型化、低コスト化が困難であった。そこで、サーバ・ストレージ向けにインターコネクトに求められる広い帯域幅、小さな遅延時間を満たしながら、小型化、低コスト化を実現する必要があった。
開発チームは今回、１２ポートの１０ギガビットイーサスイッチを一チップに集積化する技術を開発した。
レイヤ２でのスイッチングを基本機能にするとともに、共有メモリとクロスバーの構成方式・制御方式を見直すことで、スイッチング処理に必要な高速バッファメモリや高速Ｉ／Ｏマクロを含め、１２個の１０ギガビットイーサネットポートを一チップ(チップサイズ：２５６平方ミリメートル)に集積した。
また、チップ上の複数のメモリブロックを効率良く利用して高速大容量で多ポートの共有メモリをチップ上に実現する新たな方式(Ｍｕｌｔｉ-ｐｏｒｔ Ｓｔｒｅａｍ Ｍｅｍｏｒｙ)を開発。この高性能共有メモリにより、１０ギガビットイーサネットポート１２個が、読み出しと書きこみの二つの動作を同時に実行できる２４０ギガビット毎秒の高いバンド幅を実現した。
さらに、到着したパケットを短い遅延時間で出力側に送るために、共有メモリの新しいスケジューリング制御方式を開発。このことによって、従来、数マイクロ秒以上かかったスイッチの遅延時間を、４５０ナノ秒と従来の４分の１以下にすることに成功した。
１０ギガビットイーサネットスイッチを一チップ化するためには、大規模な高速デジタル回路と高速アナログ回路を混在可能とするＬＳＩ設計技術が必要になる。ＦＬＡ、富士通研、富士通が持つ高速Ｉ／Ｏ回路、チップ統合、実装の技術を集約することで今回の開発が可能になった。
今後は、大規模なサーバなどをより低コストで構築するために、電気信号で１０ギガイーサネットの信号を２０メートル以上伝送するＩ／Ｏ回路を搭載した性能強化版スイッチチップの開発も引続きおこなうという。
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